Πίνακας περιεχομένων:

Σχεδιασμός του SPI Master σε VHDL: 6 βήματα
Σχεδιασμός του SPI Master σε VHDL: 6 βήματα

Βίντεο: Σχεδιασμός του SPI Master σε VHDL: 6 βήματα

Βίντεο: Σχεδιασμός του SPI Master σε VHDL: 6 βήματα
Βίντεο: Προσομοίωση πλήρη αθροιστή (full adder) σε γλώσσα VHDL χρησιμοποιώντας ISE Xilinx Simulator 2024, Ιούλιος
Anonim
Σχεδιασμός του SPI Master σε VHDL
Σχεδιασμός του SPI Master σε VHDL

Σε αυτό το διδακτικό, θα σχεδιάσουμε ένα SPI Bus Master από την αρχή σε VHDL.

Βήμα 1: Επισκόπηση του SPI

  • Το SPI είναι ένας σύγχρονος σειριακός δίαυλος
  • Η δημοτικότητα και η απλότητά του το κατέστησαν ένα de facto πρότυπο στη σειριακή επικοινωνία
  • Πλήρως διπλό λεωφορείο
  • Απλό πρωτόκολλο και μεταξύ του ταχύτερου σειριακού διαύλου

Βήμα 2: Προδιαγραφές σχεδίασης

Αυτές είναι οι προδιαγραφές του SPI Master που σχεδιάζουμε:

  • Υποστηρίζει και τους τέσσερις τρόπους λειτουργίας. δυναμικά διαμορφώσιμο
  • Έλεγχος ενεργοποίησης ρολογιού για εξοικονόμηση ενέργειας
  • Στατιστικά διαμορφώσιμο μήκος και ταχύτητα λέξης
  • Ενιαία διακοπή τόσο για μετάδοση όσο και για λήψη

Βήμα 3: Εκκίνηση

Πρώτα απ 'όλα, η IP μας πρέπει να έχει δύο διεπαφές. Το ένα είναι σειριακή διασύνδεση και το άλλο παράλληλη διεπαφή. Η σειριακή διεπαφή αποτελείται από τα de-facto τυπικά σήματα του SPI: MOSI, MISO, SS, SCLK.

Το MOSI μερικές φορές ονομάζεται SDO και το MISO μερικές φορές ονομάζεται SDI.

Η σειριακή διεπαφή χρησιμοποιείται για την επικοινωνία με εξωτερικά περιφερειακά, δηλαδή, υποτελείς SPI.

Η παράλληλη διασύνδεση χρησιμοποιείται για την επικοινωνία με τον κεντρικό υπολογιστή μας, δηλαδή, έναν μικροελεγκτή ή έναν μικροεπεξεργαστή, ο οποίος στην πραγματικότητα λέει στον Κύριο τα δεδομένα που πρέπει να μεταδοθούν και να ληφθούν σειριακά μέσω των σειριακών γραμμών. δηλαδή, όλοι οι δίαυλοι δεδομένων ανήκουν σε παράλληλη διεπαφή.

Έχουμε ένα παγκόσμιο ρολόι που οδηγεί την εσωτερική λογική SPI, καθώς και το SCLK, το οποίο παράγουμε εσωτερικά.

Έχουμε επίσης κάποια σήματα ελέγχου όπως εγγραφή ενεργοποίησης, ενεργοποίηση ρολογιού. Διακοπή και άλλα σήματα κατάστασης.

Δεδομένου ότι πρέπει να αντιμετωπίσουμε σύνθετες συνθήκες ελέγχου, είναι πιο απλό να σχεδιάσουμε τέτοιες σειριακές IP επικοινωνίας ως FSM. Θα σχεδιάσουμε το SPI master και ως FSM. Το FSM θα οδηγείται από ένα άλλο εσωτερικό ρολόι που είναι δύο φορές SCLK. Αυτό το εσωτερικό ρολόι δημιουργείται χρησιμοποιώντας σύγχρονους μετρητές από το παγκόσμιο ρολόι.

Όλα τα σήματα ελέγχου που διασταυρώνουν τομείς ρολογιού διαθέτουν συγχρονιστές στην ασφαλέστερη πλευρά.

Βήμα 4: Προβολή RTL των κυματομορφών SPI Master Core και Simulation

RTL Προβολή των κύριων μορφών κύριου πυρήνα και προσομοίωσης SPI
RTL Προβολή των κύριων μορφών κύριου πυρήνα και προσομοίωσης SPI
Προβολή RTL των κύριων μορφών κύριου πυρήνα και προσομοίωσης SPI
Προβολή RTL των κύριων μορφών κύριου πυρήνα και προσομοίωσης SPI

Είναι ένας γυμνός σχεδιασμός RTL χωρίς αποκλειστικές IP FPGA που χρησιμοποιούνται. Ως εκ τούτου, είναι ένας πλήρως φορητός κώδικας σε οποιοδήποτε FPGA.

Συνιστάται: